Ako vložiť oneskorenie obojsmernej zbernice vo VHDL?

[ashlesha_vc]

Musím vložiť nejaké užívateľsky definované oneskorenie obojsmernej zbernice vo VHDL. Ho wcan to urobiť? Ja používam oneskorenie vložení modulu takto: knižnica IEEE, použitie IEEE.Std_Logic_1164.all, osoba WireDelay je obyčajný (Delay_g: čas), port (A: InOut std_logic, B: InOut std_logic), koniec WireDelay, architektúra WireDelay_a z WireDelay je začať ABC0_Lbl: Procesné premenné ThenTime_v: čas, začne čakať na A'transaction, B'transaction až ThenTime_v / = dnes; - Break čakať Delay_g, - drôt oneskorenie ThenTime_v: = dnes;