Ako v prípade a prípade vyhlásenia odvodiť logické po syntéze?

[dsairajkiran]

môže niekto vysvetliť, ako v prípade a prípade vyhlásenia odvodiť logické po syntéze?

 

[umairsiddiqui]

if => Priorita snímač u => multiplexer

 

[JVNPAVANKUMAR]

V skutočnom použití môžete použiť, ak condion bez satisfiying všetky možné kombinácie podmienok napríklad chcete implementovať, ak a = 1 súbor output = 1 inak output = 0 možno Verilog kódy pre toto použitie v prípade vyhlásenia naivné užívateľa, ak ( == 1) začína op

 

[rsrinivas]

Myslel som, že je to naopak môže niekto objasniť .. [Size = 2] [color = # 999999] Pridané po 26 minútach: [/color] [/size] ako je možné v súlade s Golden Príručky Verilog

 

[phutanesv]

Case vedie k MUX tiež znižuje veľkosť MUX, pokiaľ nie je prioritou case je prednosť, v prípade iného if je to správne excatly nie je potrebné sa zmiasť

 

[tosonal.jain]

Ak je - inak je tu pre prioritné hardware generácie, kým case sa používa pre iné prioritné stavby. U či si želajú, aby MUX pomocou 08:01 02:01 MUX pomocou if-else vyhlásenie potom syntézy budeme mať prednosť štruktúru uprednostňovanie niektorej z konkrétnych vstupu podľa nášho kódu, ale ak budeme písať rovnaký pomocou prípad, potom budeme mať neprioritných štruktúru, ktorá bude ako taká vyžaduje. U možno veľmi ľahko pochopiť, písaním kódu vo VHDL a hľadajú svojej súhrnnej správe. Dúfam, že sa ur moc jasné, o to isté.