Ako synthesier za CONSTANT a signálne

[khaila]

Predpokladaný budeme pridávať konštanta std_logic_vector: A_UNS: v std_logic_vector (3 downto 0); Y1_UNS: z std_logic_vector (3 downto 0); Y2_UNS: z std_logic_vector (3 downto 0);. . Signál y_uns_std: std_logic_vector (3 downto 0), konštantný y_const: std_logic_vector (3 downto 0): = "1111". . y_uns_std

 

[bulx]

Áno, dobrý syntezátor produkovať oveľa menší obvod ako všeobecné prupose 4-bitové sčítačky-b

 

[amitgvlsijune06]

v prvom prípade 1. signál = zámok, + = polovičná sčítačka, out = vodič, takže zámok, zmija = drôt OUT 2. input = drôt, výstup = vodič, polovičná sčítačka to bude lepšie difference.its Yu syntetizovať a kontrola, signál môže byť brané ako FF taky. ďakujem