Ako simulovať tento kód VHDL pomocou maximálne plus 2

[mcfly]

Chcem vedieť, ako simulovať 2 tento súbor VHDL. Ja som v súčasnej dobe používať max plus 2 10.2. Skúšal som simulovať tieto fil, ale nemôžem si ouput. Tu je stručný, čo VHDL kódu všetko okolo. je vzdialenosť, ktorá nesie 3 bit. kedy prezrieť unikátny Dĺžka bit, bude hľadať vstup Označme DataIn_de3, DataIn_de4, DataIn_de5, DataIn_de6, ktoré môžu prijímať 3,4,5 a 6 bitov, resp. Raz som ju podnety, ktoré je protiprávne DataIn_de, nemôžem dostať výstup, nech DAtaOut_de Dúfam, že some1 môže pomôcť s tým. Dúfam, že u chlapcov je simualte pomocou. Vec súbor, alebo či tam je nejaká korekcia je potrebné urobiť v kóde

 

[mcfly]

nezabudnite pripojiť súbor v prvious vysielania. Tu je príloha

 

[mcfly]

Neviem, prečo nemôžem pripojiť file.anyway som vložiť kód knižnice IEEE, použitie IEEE.std_logic_1164.all, osoba huff_dec je port (ČLK: v std_logic; DataIn_de3: V std_logic_vector (2 downto 0); DataIn_de4: V std_logic_vector (3 downto 0); DataIn_de5: V std_logic_vector (4 downto 0); DataIn_de6: V std_logic_vector (5 downto 0), dĺžka: V std_logic_vector (2 downto 0); DataOut_de: z std_logic_vector (7 downto 0)), koniec huff_dec; architektúra huff_dec_arch z huff_dec je začať proces (dĺžka), počkajte, až začnú CLK = '1 '; prípad, kedy je vzdialenosť "010" => if (DataIn_de3 = "111"), potom DataOut_de if (DataIn_de4 = "1011"), potom DataOut_de

 

[Gunship]

[Quote = McFly] Chcel by som vedieť, ako simulovať 2 tento súbor VHDL. Ja som v súčasnej dobe používať max plus 2 10.2. Skúšal som simulovať tieto fil, ale nemôžem si ouput. Tu je stručný, čo VHDL kódu všetko okolo. je vzdialenosť, ktorá nesie 3 bit. kedy prezrieť unikátny Dĺžka bit, bude hľadať vstup Označme DataIn_de3, DataIn_de4, DataIn_de5, DataIn_de6, ktoré môžu prijímať 3,4,5 a 6 bitov, resp. Raz som ju podnety, ktoré je protiprávne DataIn_de, nemôžem dostať výstup, nech DAtaOut_de Dúfam, že some1 môže pomôcť s tým. Dúfam, že u chlapcov je simualte pomocou. Vec súbor, alebo či tam je nejaká korekcia je potrebné urobiť v kóde [/quote] Ja som nepoužil MAXPLUS-II na dlhú dobu, ale budem sa snažiť pomôcť. Po prvé, musíte byť schopní skompilovať bez chyby. Vidím jeden problém v kóde. čakať na CLK = '1 'je obvykle nie syntetizovatelné. Môžete sa pokúsiť zmeniť, ak bude rising_edge (CLK) potom ..... END IF; MAXPLUS-II simulátor môže dostať mätúce, pretože to. Dúfam, že je problém. Niekto iný môže zdvihnúť ďalšie chyby. Konecne som sa len rýchly pohľad. Veľa šťastia Gunship