Ako sa k simulácii Verilog HDL model pomocou HSPICE?

R

RDRyan

Guest
Urobil som model s RTL HDL Verilog. Moja otázka znie: Môžeme transfer Verilog RTL model netlist, ktoré možno spustiť HSPICE? EDA nástroje, ktoré potrebujem? a ako na to? Díky moc! Ryan
 
Spice nefunguje Verilog. Spice môže bežať VerilogA. Na spustenie budete potrebovať tento zmiešaný signál prostredie, ako je AMS alebo ADMS
 
Vďaka za váš komentár. A môžeme preniesť Verilog HDL model Edif súbory a používať iné nástroje (napr. viewdraw), otvorte ju a pomocou viewdraw vytvoriť netlist, ktoré možno spustiť v hspice? Ryan
 
V Cadence ADE, môžete použiť hspiceverilog simulátor pre simuláciu Verilog + schémy. 1 Vytvorte bunky obsahujú Verilog súboru (pomocou funkcie zobrazenia) 2 vytvoriť schematický pohľad na test_bench bunky spájajúcej Verilog schéma buniek a buniek. 3. Vytvorte config zobrazenie test_bench buniek 4 Otvorte config pohľad test_bench bunky, potom otvorte ADE simulovať
 

Welcome to EDABoard.com

Sponsor

Back
Top