ako sa dostať signál do hlbokej hierarchia v zmiešaných HDL v Models

[Roger]

v prípade použitia Verilog sme
top.module1.module2.signal
ale ak používate zmiešané HDL
ako extrahovať signálu vnútri

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Plač alebo veľmi smutný" border="0" />

 

[Roger]

použitie Modelsim utility

$ Init_signal_spy ("??/??/ signál "," signál ", 1);