Ako sa DC vložiť hodiny gating bunky pritom syntéza?

  • Thread starter vikas_lakhanpal27
  • Start date
V

vikas_lakhanpal27

Guest
môže niekto mi povedať, ako DC autmatically vložky hodiny gating bunky pritom syntéza?
 
použiť príkazy set_clock_gating_style a insert_clock_gating Rgds.
 
Môžu u expaling ako DC to? Potom RTL na netlist functnality by vary.Right?
 
[Quote = vikas_lakhanpal27] môže u expaling DC, ako to? Potom RTL na netlist functnality by vary.Right? [/Quote] To sa mieša CLOCK_EN a CLK a používa tento signál pre spustenie hodín. V skutočnosti existuje niekoľko typov hodín vtokových (pozri set_clock_gating_style), funkčnosť zostáva rovnaká, len budete mať čas riadených element. A nástrojov, ako sú Formality môže ukázať, že aj nelist i bez (RTL alebo netlist) riadených element hodiny majú podobné funkcie, ak použijete nejaké obmedzenia pre nástroj.
 

Welcome to EDABoard.com

Sponsor

Back
Top