Ako realizovať primitívne "tranif0 alebo tranif1 & q

[Matrix_YL]

HI all

Primitívne tranif0 a tranif1 nie podporu pre Xilinx synthesable dizajn, ale môj návrh potrebné na vykonanie funkcie primitívne "tranif0 alebo tranif1"

napríklad v prípade C je 1 <=> B (obojsmerný prenos), inak je 0 C
Bezbariérový bidrectional transfer)

Ďakujeme vám!

 

[vlsi_whiz]

Tieto primitivové nie sú synthesizable, pretože tieto tranzistory sú k dispozícii v Xilinx alebo akejkoľvek inej FPGA.Xilinx FPGA a ostatné nemajú taký primitívny tranzistory v nich.Môžete len dizajn systémov pomocou blokov, ktoré sú prítomné v nich.

Ak chcete vyriešiť váš problém, budete mať za úlohu vytvoriť register obojsmerný pomocou Verilog a realizovať ho.Ak používate A a B, prístavy ako vstupy a výstupy na module, budete musieť priznať ako InOut alebo vyrovnávacej pamäte.Tiež sa predišlo opakovaným ovládače pre signál.