Ako rýchlo pad môže byť??

D

DZC

Guest
Je možné export / import hodinový signál niektorých 3GHz z / do čipu v 0.13um technológie? Ak áno, ako by mala byť upozornenie pre I / O circiut, povedzme, buffer, PAD atď ..
 
Je to trochu ťažké pre CMOS procesu. vyrovnávacej pamäte s oneskorením niekoľkých sekúnd už nano.
 
takmer nemožné, IO, pad obvykle ~ 1pF poľnohospodárskej politiky, vrátane balenia a smerovania, môžete 3G signla ľahko degradovaný na nulu.
 
Nie je to len o I / O pad kryt (ktorý môže byť asi 3-6pF ).... Môže 130n technológií obvodov funkcie na 3 GHz? Naozaj pochybujem, že ... V 90 alebo 65nm, to áno .. Ale v 130n? Niekto mohol navrhnúť vlastné flop alebo VCO, ktorý možno prepnúť na 3GHz na 130n?
 
Myslím, že 3GHz je diffect v 130n, používame 1.5GHz podložky design IBM to funguje dobre, a someother spoločnosť 1.5GHz vankúšiky má nejaké otázky.
 
Áno, mali by ste byť schopní bez problémov. Pad kapacita bude 100fF alebo menej. Použite malá kapacita ESD, ktorý by mal dať 1000 až 1500 HBM. Začal by som so základnou výstupu z bufferu CML a potom tam sú rôzne konštrukčné techniky, ktoré umožňujú širokopásmový tento výstup vyrovnávacej pamäte. Pre 0.13, mali by ste byť schopní dosiahnuť 5 GHz bez problémov. Bol som schopný sa dostať 3 GHz (horná 3dB) na technológii CMOS 0.18 bez použitia broadbanding techník na vodiča výstupe CML. Ešte jedna vec, uistite sa, že zväzok drôtov indukčnosť nejde cez 1nH. [Size = 2] [color = # 999999] Pridané po 3 minútach: [/color] [/size] Áno, mali by ste byť schopní bez problémov. Pad kapacita bude 100fF alebo menej. Použite malá kapacita ESD, ktorý by mal dať 1000 až 1500 HBM. Začal by som so základnou výstupu z bufferu CML a potom tam sú rôzne konštrukčné techniky, ktoré umožňujú širokopásmový tento výstup vyrovnávacej pamäte. Pre 0.13, mali by ste byť schopní dosiahnuť 5 GHz bez problémov. Bol som schopný sa dostať 3 GHz (horná 3dB) na technológii CMOS 0.18 bez použitia broadbanding techník na vodiča výstupe CML. Ešte jedna vec, uistite sa, že zväzok drôtov indukčnosť nejde cez 1nH.
 
CML predstavuje aktuálny režim logiku ... Logika prepínanie je založené na súčasnej spínanie .. Jedinou nevýhodou v tomto druhu logiky je, že statický stratový výkon je veľmi vysoký .. Ale hluk je výrazne obmedzená .. @ Krashkealoha, čo sa napätie domény, ktorú ste použili na dosiahnutie 3MHz - 1,2 alebo 3,3? Myslím, CML je rozhodujúcim faktorom je skôr než napätie ... ale bol zvedavý, počul od vás .. Pochybujem, že by to mohlo byť vykonané pomocou konvenčné techniky prepínania ...
 
Dobrý deň môžete použiť ramenné off-chip zodpovedajúce obvodu a na čipe hodín prijímača
 
Napájacie napätie je 2,5 V na 1,8-0.18 u vodiča CML, ktorý používa štandardné prevedenie techniky, aby sa dosiahla 3 GHz pásma. Tiež sme boli schopní dosiahnuť 8-9 GHz pásma (horná 3dB) pre vodiča výstup CML pomocou 0.5u SiGe BiCMOS (2.5-3.3V) technológie s využitím techník broadbanding obvodu. Dovoľte mi, aby som zmena môjho predchádzajúceho vyjadrenie mať bondwires menej než 1nH. Spomínam si na jeden diel, ktorý sme boli schopní dosiahnuť 5GHz pásma s dlhými bondwires (2,5 3nH indukčnosť). Pre výstup CML, bude výstup pole je f = 1 / (2 * pi * R * C). Váš R hodnota je 25 ohmov (50 interných súbežne s ukončením 50 Ohm výstup). Vaše hodnoty C je váš pad kapacity.
 
Ahoj, ja si myslím, že šírka pásma nie je nutné prijímať hodín môžete získať jeden harmonický len produkovať viac na čipe pomocou hodín prijímača tak úzke šírky pásma zodpovedajúce technika môže byť použitá off-chip Máme skúsenosti s prekladmi do 6GHz hodín od DPS do IC ( realizovaný v 0.18 digitálne spracovanie), vypchávky boli chránené ESD
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top