Ako preložiť Verilog (GATE úrovni) Spice (so štandardnou mobilné)?

[joe_chuang]

Má niekto vedieť, ako preložiť Verilog (GATE úrovni) Spice (so štandardnou mobilné)? Vďaka.

 

[1234U]

Je to druh procesu možné? : Eek: Možno budete musieť synthisiser alebo v tejto fáze Pred montážou.

 

[Guest]

Môžete použiť kadencie Nástroje pre čítanie v Verilog netlist potom generovať korenie netlist.

 

[joe_chuang]

Ak chcete Jaz: Ja len SPICE CELL, nemám Štandardná knižnica pre mobilné Cadence. Som kedy používal Verilog In Cadence vytvárať netlist. Cadence vytvorí symbol pre štandardné cell.But PIN poradí symbol nezodpovedá korenie Cell. Mohli by ste mi povedať, ako sa Chang PIN tak, aby zodpovedali SPICE bunky? Thnaks veľa.

 

[Nobody]

Môže sa pokúsiť u ECS (kohézie). Majú ASCII formáte knižníc. A tam sú SDK, ktorý môže stavať ur vlastný skript, ktorý vyrieši problém tým, že ur programovanie ich nástroj. Videl som, že je ukážkový skript previesť do Verilog symbol lib.

 

[rfsystem]

Ak máte iba preložiť Gate Verilog úrovne netlist na korenie, ktorú by ste mali urobiť, že sa skript. Brána úrovni netlist je plochá a používa neusporiadané kolíky. To je v rozpore s korením, kde príkaz je v / obojsmerný vstup / výstup a lexikálne. Takže scenár si objednať aj kolíky. Cadence má napríklad vnútorný obchod o nejaký poriadok. To je dôvod, prečo niekedy ak upravíte symbol a schém, aby sa zmiasť.

 

[andy2000a]

ECO zmeny netlist 1. Verilog -> Design Analyzer -> Edif výstup ---> ECS6.0 úpravy a zmeny buniek -> korenie 2. Verilog -> gatevision ---> Edif výstup ---> ECS6.0 úpravy a zmeny buniek -> korenie 3. RC-extrakt ladenie SPEF netlist -> spicevision Pre 4. používajú rozloženie nástrojov Hercula_nettran funkcie 5. nassda v2s nástroj pre konverziu Verilog netlist k syntax príkazu korenie v2s-s-o design.sp: vstup verilog súbor: ASIC bunky korenie netlist V prípade, že existuje, pamäťový blok v dizajne, je možné simuláciu času stala veľmi dlho. V dôsledku toho sa odporúča použiť zodpovedajúcu kostru (prázdna škrupina iba kondenzátory pripojené na vstupné porty), ktoré nahradia bloku pamäte v dizajne. Nástroj lib2spice môže generovať kostry z. Lib súbory. lib2spice-i-o:. vstupného Synopsys lib súbor: výstupného súboru kostra 6. Verilog ---> DA -> Edif -> viewdraw -> korenie

 

[pcking1972]

Chcem tiež

 

[CatKing]

Musíte mať korenie netlist všetkých buniek, potom použiť niektoré netlist prekladateľ preložiť Verilog netlist na korenie netlist. Prekladal netlist ukazuje iba pripojenie std buniek, rovnako ako Edif / sch alebo HDL netlist, ale môže obsahovať korenie netlist std buniek ako subckt, potom si môžete urobiť simuláciu vášho obvodu.

 

[elone]

Pokiaľ viem, na $ $ $ da h im obsahovať prekladateľ verilog2spice!

 

[cadb0y]

Nemyslím si, že Verilog dostatok informácií k zmene na korenie. Môžete zmeniť z korenia Verilog.

 

[andy2000a]

hsim sa nástroj s názvom "v2s" Je možné previesť bránu na úrovni Verilog a mapovanie standard_cell knižnice, potom previesť Verilog netlist na korenie netlist .. Môžete si V2S (PC verzia je "DOS" príkazom ..)

 

[xtecer]

[Quote = Nobody] Môže sa pokúsiť u ECS (kohézie). Majú ASCII formáte knižníc. A tam sú SDK, ktorý môže stavať ur vlastný skript, ktorý vyrieši problém tým, že ur programovanie ich nástroj. Videl som, že je ukážkový skript previesť do Verilog symbol lib. [/Quote] ESC Teraz v Xilinx ISE?