Ako používať Verilog / VHDL kódy pre nástroje EDK

[nandhika]

Ahoj, robil niekto pracoval na nástroji EDK ......... pomocou Verilog alebo VHDL kód HW používať nástroje EDK Vďaka vopred

 

[eltonjohn]

Xilinx EDK prostredie je pomerne zložitý ... To sa nedá popísať jednoducho. Z nejakého dôvodu sa vždy menia .. Tie by sa mali týkať vývoja toku pochopiť, ako ju používať. Ale pretože je založená veľa na GNU. Je tiež dobré si zistiť, ako GNU / unix vývojových prác myslím gcc gdb, robiť a niektoré skriptovacie jazyky alebo puzdrá