Ako používať úloha Verilog

[jay_ec_engg]

Môžem písať úlohu súbor samostatných, ako hovoria "abc.v", a potom volať v súbore cdf.v pomocou "zahŕňajú" abc.v "??

 

[freeinthewind]

Úprimne povedané, neodporúčame používať u "úloha" obrátiť sa na kombinačné logiku. okruhy sa týmto spôsobom nie sú efektívne a podržte zvýšenie rýchlosti a plochy.

 

[semiconductorman]

Áno, u môže robiť .... ale uistite sa, že u zostaviť súbor úloh aj pred začiatkom simulácie a tiež, ak dáte relatívna názov súboru potom nezabudnite, že patrí do dir + +, alebo u incdir môžu mať problémy.

 

[billjoy]

Áno, môžete to urobiť, ale uistite sa, že kábel / reg / vstup ... bol decalred pred úlohu patrí.

 

[jay_ec_engg]

Áno, u môže robiť .... ale uistite sa, že u zostaviť súbor úloh aj pred začiatkom simulácie a tiež, ak dáte relatívna názov súboru potom nezabudnite, že patrí do dir + +, alebo u incdir môžu mať problémy. Som čelia problému, vrátane úlohy súbory v hlavnom súbore .. pri zostavovaní svojho hlavného súboru ukazuje, že nie je možné ich zahrnúť .... Čo problém ur hovorí? Myslím, že to je to, čo sa deje, ale im nie istý, čo mám robiť ...