Ako podkladu pripojenie pri zdroji tranzistora CMOS znižuje západku up?

[chandrarao]

Môže niekto vysvetliť, ako substrát pripojenie blízkosti omáčkou z CMOStransistor znižuje LATCHUP. [Color = green] [/color]

 

[analayout]

Ahoj, že sa zníži odpor, takže prúd requirment na spustenie stali so znížením latchup jeden z dôvodov je, že keď u pripojenie PMOS substrátu VDD bráne PNP je stále som + napájanie, takže zabráni HTE swithing v oblasti analayout

 

[sxunxs]

[Quote = chandrarao] Môže niekto vysvetliť, ako substrát pripojenie blízkosti omáčkou z CMOStransistor znižuje LATCHUP. [Color = green] [/color] [/quote] K dispozícii sú 2 BJT na zámok sa model. PNP a NPN. v modeli, sú substráty / dobré spojenie do základov BJT. V prípade, že máte dosť napätia v studne, je tu možnosť, že tieto BJT sú spustené, pretože tieto studne sú priamo pripojené k ich základov .... ak sa spustí, až západka dôjde ... Jeden spôsob, ako znížiť tieto pokles napätia je znížiť odpor a / substrtate. Ale ako to u? Stačí dať dosť kontaktov alebo zaujatosť na jamky, a to nielen pri zdroji.

 

[stuck_adc]

západka sa všeobecne trigrred, keď ich je hrot (môže byť hluk) na napájacie zdroje nestane. Teraz, ak máte pripojenie substrát na zdroji, potom sa hluk pulz bude mať nahlásení nízke odporové cestu k zemi, a zabrániť tak vytvoriť akékoľvek možnosti, ktoré môžu spôsobiť latchup.

 

[qutang]

u môžete vyhľadávať v knihe

 

[piao]

udržať PMOS a NMOS v určitý priestor, aby sa zabránilo západku nahor. keď namiesto rozvrhnutie, môžete sa Design Podrobné informácie o prevencii latchup

 

[panyi]

Uvedenie NMOS hlboko nwell bude riešiť problém latchup

 

[sanjaytamne]

V CMOS logika SCR (chrbtom k sebe NPN a PNP štruktúra) je tvorená, a keď spustil tam je obrovský prúd od VDD na VSS (takmer krátke CKT). To sa dá vyhnúť použitím substrátu kontakt ... pretože tieto kontakty sú n + (PMOS) a P + (NMOS) poskytuje tieto nízky odpor cestu k VDD alebo VSS zníženie prúdov v SCR, ktoré bránia spusteniu.

 

[carlson]

To by malo byť množstvo substrátu spojenie. To znižuje odpor. A to tiež môže absorbovať menšie dopravcu.

 

[2steps]

Myslím, že veľmi citlivá blok by mal byť obklopený N + kryt prsteň a P + kryt prsteň v RF obvodov alebo iných osôb. Hlboká n-dobre sa používa na zníženie hluku.

 

[forkschgrad]

Ak máte na pozadí v rozvrhnutie, všetci vieme, že to, čo ste povedal, je správna, ale je to lepšie, keď niekto dal obrázok pre lepší prehľad. tnx vopred.

 

[engrak]

môže niekto vysvetliť, motyka butted Kontakt Pomoc pri prevencii latchup.

 

[engrak]

U vidieť Allan nenávidieť knihy analógového vzhľadu [size = 2] [color = # 999999] Pridané po 2 minútach: [/color] [/size] tam tiež knihy Chen, kde sa zámok je uvedené vo veľmi dobrom spôsobom.

 

[forkschgrad]

[Quote = engrak] môže niekto vysvetliť, motyka butted Kontakt Pomoc pri prevencii latchup. [/Quote] Čo je hoe butted kontakt?

 

[Brittoo]

[Quote = chandrarao] Môže niekto vysvetliť, ako substrát pripojenie blízkosti omáčkou z CMOStransistor znižuje LATCHUP. [Color = green] [/color] [/quote] Ahoj Chandrarao podkladu kohútiky sú silne dopovaný (P + / N +), ktorý znamená, že pôsobí ako nízky odpor cestu k úniku prúdu v podklade a tým bráni vzniku napätia potrebné na spustenie parazitárne tvoril tranzistorov, čím sa predíde sa západka. Verím, že to pomáha. S pozdravom Brittoo

 

[replyanil]

pekne popisuje v n knihe west

 

[gongyanjun]

Faktom je, že podklad má nejakú resistivity.Although je viazaná na zemi, v inej polohe, bude napätie vyššie ako krajiny, pretože prúd, ktorý tečie cez substrate.when toto napätie vyššie ako susedné PN prechod, bude táto križovatka foward biased.Now Ak to juction PN je pasitic BJT "Emitor bude táto BJT otvoriť, bude pridaný do propability západky do výskytu.