Ako opísať makro vyšetrovania, kedy súhrnnú

X

xiongdh

Guest
Keď zlučujúca TOP modul DC, U1 je submodul v TOP.U1 je IP od iného dodávateľa a majú spec dokumente a opis správania Verilog súbor, ktorý môže bejt synthesized.Also súbor knižnice a db súbor môže to byť získať z predajcu.
Viac atribút U1 je popísaný v nasledujúcom diagrame.
(meno) (I / O) (konanie) (zaťaženie) (oneskorenie z prístavu do DfF) (oneskorenie od DfF do prístavu)
in1 v __ 10 * NAND2X1 / 3 ns ___
out1 z 1 * NAND2X1 / X ___ ___ 5ns
****
submodul U1 má jeden vstup in1, je cesta len 10 * NAND2X1 / a cesta z U1/in1 do DfF / D je približne 3 ns oneskorenia.jeden výstup out1, je to kapacitu disku, rovnako ako 1 * NAND2X1 / X a cesta z DfF / D U1/out1 je o 5ns meškanie.
*******
Poznámka: NAND2X1 je knižnica bunky a majú 2 vstupy, je jedným z dvoch vstupov a výstupov X.
Keď zlučujúca konštrukciu TOP.Súbor U1.v, že majú len port opis bunky U1 je prečítať v don DC.the atribút t_touch je stanovené na U1 cell.The atribútom U1 vo vyššie uvedenom obrázku musia byť uvedené alebo stanovenej pri nastavení obmedzí na dizajn TOP .Teraz je otázkou, ako nastaviť obmedzovať ani opísať U1 pred súhrnnú.
Možno db súbor, ktorý opisuje atribút U1 môže byť postavená, je to spôsob, ako riešiť tento problém, ale keď nie to urobiť ako that.How môžem vyriešiť tento problém iným spôsobom.
Naposledy upravil xiongdh dňa 05 Jul 2005 4:17; upraveno 1 celkom

 
Po prvé, môžete syntéza vrchole, ktorá zahŕňala U1,
secoindly, extrakt obmedzovať na U1 od Top db
Tak sa dostanete na opis U1

 
Chcem syntetizovať module TOP, má submodul U1 a tiež ďalšie submodul.
U1 je analógový modul, ktorý nemusí byť syntetizovaný.Ale majetku U1 môže ovplyvniť ďalšie submodul pri kompilácii v DC.Ako sa stavia model U1.

 

Welcome to EDABoard.com

Sponsor

Back
Top