ako navrhnúť syntetizovatelné pamäte Verilog

[samuel_raja_77]

1.bod designu rquires inicializovať pamäť hĺbky 5k s differnent cenený pre každú polohu 2. treba čítať dáta z pamäte a počítať hodnotu na základe vstupných premenných 3.need písať vypočítané hodnoty v inej pamäti 4.is je dobre, že celý proces v jednom module

 

[omara007]

U nemôže navrhnúť pamäte .. U modelu je iba ..

 

[eixeix]

Môžete použiť flip-flop pole stavať pamäte. Ale oblasť je nákladné.

 

[Yun Lin]

Musíte navrhnúť pamäte obvodu úrovni, a to Verilog. Verilog len môže byť použitý v modeli desicraption.

 

[bravobravo]

Áno .. Môžete použiť d-flip-flop vytvoriť register súboru .. Ale mali by ste počúvať tomu, čo pán Lin povedal, ..

 

[Thinkie]

Všeobecné pravidlo, ktoré platí pre väčšinu procesov je, že až 1K bitových registrov prvky použiť, inak využívať skutočne na pamäti SRAM. 5K, že ste spomenul, je príliš veľa, a aj keď to môže vyzerať v poriadku aj po syntéze to spôsobí veľa problémov preťaženie trasy, najmä ak dáte vyhľadávania reťazca

 

[wkong_zhu]

V FPGA niektorých nástrojov na podporu pamäte syntézy. V ASIC, je potrebné použiť IP.

 

[deva_eda]

Myslím, že sa snažíte, aby overil, že je ur dut possbily niektoré jednotky pre spracovanie údajov. Tam, kde u chceli čítať dáta, spracovávať ich a zapisovať späť do pamäte. Ak je to pravda, potom u môžete použiť pamäťové modely správania, kde je ur sa načítať z internetu, alebo môžete tiež použiť textový skúšobnom zariadení, kde u čítať dáta v jednom riadku z textového súboru, a tiež písať Späť dáta textového súboru.

 

[samuel_raja_77]

tak v reálnom čase, ako sa spomienky sú určené mohol niekto pomoct pri modelovaní pamäti tým, že niektoré odkazy ... alebo nejaký suggesstion