Ako navrhnúť hodiny rozdeľovač s malými zdrojmi?

[menagarani_n]

Prosím, povedzte mi, ako navrhnúť hodiny rozdeľovač s menším počtom zdrojov

 

[sree205]

Najjednoduchšie hodiny deliče je reklama flip flop. realisticky povedané, záleží na období a dutycycle U chcú pre výstup hodiny.

 

[sumit_techkgp]

Môže u plz mi povedať, čo je deliaca pomer ur hľadajú a čo je pracovný cyklus požiadavky. Sumit

 

[quan228228]

Hodiny deliaca konštrukcia má dve dôležité otázky. Jedným z nich je pracovný cyklus. Na druhej strane je žiadna závada. Pripojený je POHODLNÉ prácu o hodiny delič.

 

[bis_]

Neexistuje žiadna jednoduchá odpoveď na túto otázku. Základňa metóda je založená na rade D-flop v aetkých u vydelením dvojnásobne. Je to najhoršie spôsob, ale niekedy je užitočná (pomalé hodiny alebo CPLD je) Ak potrebujete jemné delenie sa presne súčiniteľa môžete použiť digitálne hodiny manažér blok, ktorý je obsiahnutý v mnohých typoch FPGA (ale nie všetky faktory sú možné) v niektoré Xlilinx FPGA každý LUT môže byť použitý ako posuvné registre. Správna inicializácia posuvného registra ako cyklický zaregistrovať správne predvolené hodnoty pre každý bit je zaujímavé hodiny rozdeľovač s radom možnosťou rozdeľ a povinnosti faktory (a to trvá len jeden až na LUT deliť o 16 faktor). Tento posun registre môžu byť spojené k forme väčšej rozdeliť faktory. BIS

 

[choonlle]

Ako rýchly je váš obvod chcete byť? aký je výstup z deliče hodín?

 

[quan228228]

Ospravedlňujeme sa, súbor sa blíži.

 

[babaship]

tahnks

 

[menagarani_n]

Ďakujem vám ..

 

[Tan]

Stačí využiť pult a vnútorné hodiny signal.if čítač dosiahne hodnotu maximálnej robiť to nuly a invertovať signál hodín. konečne dať sgnal vnútorné hodiny výstup hodiny.