ako navrhnúť 74HC245 pomocou Verilog?

[vonzhaoqun]

Snažím sa mnohokrát, ale úspech. : (Môžete mi pomôcť vďaka

 

[papyaki]

Ahoj, tu je veľa štandardných modelov 74xxx, ale ja si to vyskúšať všetky: http://www.eda.org/fmf/fmf_public_models/std/ Tu je návod od Actel s mnohými príkladmi: http://www.actel.com/documents/hdlcode.pdf

 

[gauiver]

Myslím, že program by mal byť takto priradiť output = riadiaci vstup: Z, ak chcete používať u výstupu umožní potom sa to priradiť output = (Control & OE) vstup: Z;

 

[vonzhaoqun]

papyaki: Děkuji moc! gauiver: to je najviac ako 74hc244, ale vďaka u žiadne dobré sú vítané

 

[Tetra]

Ak máte cieľ skutočného vyhotovenia, je možné vytvoriť inštanciu Tri-state pamäte z cieľovej FPGA, a to vyžaduje pripojenie. Vidím veľa Xilinx aplikácie tak, a nepoužívajte HDL popisu. aby sa predišlo rôznym syntezátor metodiky.

 

[vonzhaoqun]

Tetra: thank u, keď som to skúsiť vo VHDL, mám správny výsledok, ale stále nemôžem to urobiť v Verilog, môže u povedať viac o "predišlo rôznym syntezátor metodiky"? vonzhaoqun