Ako na premennú prostredia vo VHDL testbench

[omara007]

Ahoj lidičky

Ja som sa snaží prečítať testvector z môjho VHDL testbench spustiť simuláciu pomocou NS na linux.Chcem poukázať na testvector súboru pomocou premenných prostredia, aby moje testbench prenosné, ale keď sa snažím, aby kompilácie testbench pomocou NS, dostanem chybu, že premenná prostredia nie je uznaný.Vzhľadom k tomu, že táto premenná prostredia, súbor funguje všade inde ..tak, ako vyriešiť tento problém, aby bolo možné použiť premenné prostredia vnútri VHDL testbenches na linux?Pozdravy

 

[gliss]

Možná môžete spustiť NS-VHDL zvnútra skrípt a používať premennú, ktorá spôsobom.
Naposledy upravil gliss dňa
29. júna 2006 0:00, 1 upravený čas celkom

 

[omara007]

I běžel efektívne NS od skriptovaním ..ale já mám písomné testbench vo VHDL, a chcem použiť premenné prostredia vnútri VHDL rovnako ...upozorňuje na miesto, kde k testvectro ..To bolo úspešné pri použití Modelsim pod oknami ..ale s NS,
nemôže rozpoznať premenné prostredia vnútri VHDL ..je možné len rozpoznal premenné prostredia vnútri skriptov ..

navrhnuté žiadne riešenie?

 

[omara007]

Každý, kto našiel niečo o tomto probléme?..I'm čakanie

 

[sree205]

Som Verilog užívateľov, tak aj použitie "patrí podľa môjho kódy.

čo je potrebné urobiť, je z miesta, kde sa testbench je, že sa miesto testcase sa hovorí,
tj
predpokladu, testcases sú podľa "/ simulácia / testcase" adresár a testbench je "simulácia / testbench" adresára, je spôsob, ako volať testcase z testbench je,

"include" .. / testcase / test_name.v "

Nie som si istý, ak podobnú vec je možné vo VHDL.bude zistiť, a nech vám vedieť.

 

[omara007]

Snažil som sa definujú môj variabilný v hdl.var, ale napriek tomu, keď som simvision odvolávať nemôže rozpoznať rovnaký variabilný ..keď hdl.var je správne čítať a keď ladenie hdl.var to hovorí, že si uvedomuje, premenné.

mám pridať premenné v skripte špecifické ncsim?..a ako?

 

[aji_vlsi]

omara007 Napísal:

I běžel efektívne NS od skriptovaním ..
ale já mám písomné testbench vo VHDL, a chcem použiť premenné prostredia vnútri VHDL rovnako ...
upozorňuje na miesto, kde k testvectro ..
To bolo úspešné pri použití Modelsim pod oknami ..
ale s NS, nemôže rozpoznať premenné prostredia vnútri VHDL ..
je možné len rozpoznal premenné prostredia vnútri skriptov ..navrhnuté žiadne riešenie?

 

[omara007]

Potřebuju niečo urobiť takhle je VHDL testbench súboru:

#######################################

file_open (input_file, "$ STIM / testvector.txt", read_mode);

#######################################

input_file, kde je vyhlásený v procese čítania takhle:
file input_file: text;

a $ STIM je premenná prostredia = cesta k adresáru, podľa ktorých som moju testvector.txt súboru.
Ktokoľvek môže dať testvector obrázok kdekoľvek chce, a len meniť premenné prostredia, aby jeho nové cesty.Všetky ukazovatele životného prostredia sú uvedené v samostatnom súbore dodávaný s projektom adresáre a je potrebné, aby sa odoberá v prípade niekto spustí simuláciu.

PS Čo chcem urobiť, je naozaj úspešné Modelsim pod Windows ..A teraz, moje simulátora je NS beží pod RHEL 4.Neviem, ako to robiť podľa nového vývojového prostredia.

Dúfam, že som sa sám jasné ..

Čakám na vaše príspevky

 

[aji_vlsi]

Nazdar,
Vaša požiadavka / zámer je jasný, ale vzhľadom k tomu, že ste sami videli, že spôsob prístupu nie je kompatibilné naprieč tools / platformy, ako je to s miernou zmenu v spôsobe, akým ste dosiahnuť rovnaké?

1.Máte $ STIM, že užívateľ bude pred spustením sim.
2.Používate že vnútri VHDL ako dnes.

Čo som navrhol, je:

1.Stačí použiť miestnu cestu k súboru,
a to bez akýchkoľvek $ STIM vnútri VHDL kódu.

2.Požiadajte používateľa, aby nastavil $ STIM / testvector.txt odkazu na lokálny súbor pred spustením sim.(To robí rovnako ako v predchádzajúcich dobre, pozri krok
č 1 vyššie).

Nie som si istý, ak voľné žiadne flexibilitu, ak sa vám to nový spôsob, nevidím jeden.

Ajeetha, CVC
www.noveldv.com
Nová kniha: pragmatický prístup k VMM Prijatie 2006 ISBN 0-9705394-9-5
http://www.systemverilog.us/