Ako nájsť cestu False v dizajne.

[vipulsinha]

Ahoj chalani sme poznali falošné cesty a jeho povahe, ale som zmätená, ako spoznať falošnú cestu v dizajne má povedzme 100 modulov. Vieme, že falošné cesty, ako defination, že to je cesta, ktorá nie je nikdy vykonaný, alebo sanitisized odteraz nie je zahrnutá v STA. Ale miliónov dolárov je otázkou, či návrh je naozaj veľký, ako možno ju tak, aby sa mená v syntéze. Chcem vedieť kroky nasledovali v tomto odvetví. Aj ocenia vaše pripomienky a pls do nahrať niektoré dôležité materiály alebo prípadové štúdie Vďaka vopred VIPS

 

[rsrinivas]

Uvediem jednoduchý príklad. Cesta nebola súčasťou pre výpočet času, je falošná cesta. U majú veľa možností, ako riešiť tento problém, ako hovoriť reset. , Kedy u nastavenia falošné cesty, ako set_false_path-reset cez všetky cesty, ktoré sa vyskytujú v dizajne ako reset, sú považované za falošné cesty ďalšie falošné cesty ako kombinačný slučky je možné zistiť pomocou DC (alebo) a označené ako falošné cesty.

 

[vipulsinha]

Hi Otázkou je, ako nájsť cestu ... FALSE Čo ste odpovedal, že akonáhle ste našli Fath / analyzované cestu, že je falošný, môžete vyhlásiť ju za tým SET_FALSE_PATH kľúčové slovo, ale otázkou zostáva rovnaká, ako zistiť, že prvá cesta je falošná cesta ... potom vyhlásiť ho s vyhlásením SET_FALSE_PATH.

 

[rameshsuthapalli]

HI, v prvej je potrebné ich spustiť časovanie analytický nástroj, bez toho, aby o zriadení akékoľvek nepravdivé paths.then nástroj hlási porušenie, ktoré sú veľmi veľké v rozpore. potom budete mať cestu corelate to s počasím návrh špecifikácie, ktoré potrebujete, že cesta k splneniu časového r not.then dostanete všetky falošné cesty. ur Designer sa dá nejaké falošné cesty zaťaženie tie cesty Frist iné múdre skončíte s obrovským bez porušenia. ide, ramesh.s

 

[Adam.Yakuvitz]

Nemusíte nutne identifikovať všetky možné falošné cesty v dizajne a vypnúť z načasovanie správ. Jednou z možností je len pozrieť na svoje kritické cesty a ich riešenie postupne. Na druhú stranu, ak ste už načasovanie schôdzky v prevedení bez obmedzenia falošné cesty, potom should'nt sa starať o to. Môžete však určite lepšie optimalizovať dizajn tým, že zvažuje falošných ciest. Priemysel je prísť s nástrojmi, ktoré automaticky generujú falošné cesty na základe formálnych techník. Jedným takýmto produktom je konformný obmedzenia Designer (CCD), ktorý sa zameriava na načasovanie správy a preukáže, či niektorý z vašich kritických ciest sú falošné, alebo nie. Týmto spôsobom falošné cesty bude vypnutá na STA a výsledný SDC (s ďalšími RP) môžu byť použité na dosiahnutie lepších design s lepšou načasovanie uzavretia. Tu je datasheet. . . http://www.cadence.com/datasheets/encounter_conformal_CD_ds.pdf - AY

 

[zea505]

Väčšina SOC navrhuje prijať zbernica pre pripojenie modulov. Všetky prenosy dát sú odosielané autobusom handler, teda načasovanie cesty medzi modulmi sú izolované. Takže, akonáhle sa podarí falošné cesty vnútri modulu a modul rozhrania, nie je čoho báť. Avšak, ak hovoríte o cestách medzi rôznymi doménami hodiny, musíte dbať na zvýšenú opatrnosť.