Ako môžeme prejsť v desiatkovej sústave v module Verilog

A

appu1985

Guest
Musím odovzdať hodnotu o.o1 modulu a násobí sa dostane do nejakej hodnoty vo vnútri. Teraz, ak idefine ako parameter sa nedostane vykonávaná. čo robiť.
 
Predpokladám, že sa snažíte písať * správanie * model, nie RTL. Skúsili ste deklarovať premennú / parameter typu REAL a priradiť 0,01 až v "pôvodnej" bloku?
 
keď chcem napísať syntetizovatelné kód potom Wat je nutné
 
V Verilog, je hodnota 0,01, ako tzv "reálne". V ideálnom svete, je možné parameter Verilog je reálna, ale pozor, že veľa softvérových nástrojov, najmä nástrojov pre syntézu, majú obmedzenú podporu pre skutočné. Ktoré Verilog kompilátor používate?
 
Ja používam Xilinx ISE 9.1 je skutočný parameter syntetizovaný a peforming operaions ako násobenie, pridajte, sub Canby vykonáva jednoducho pomocou operátorov, alebo je potrebné realizovať s plávajúcou desatinnou čiarkou arithmatic.
 
Nie, XST (HDL syntezátor v ISE 9.1) nie je syntetizovať Verilog "skutočné" aritmetiku. Možno sa v niektorej z budúcich verzií. Je to špinavá vec, v zariadení, ktoré nemá s plávajúcou desatinnou čiarkou hardware. ISE obsahuje konfigurovateľné plávajúcou rádovou čiarkou jadro. Možno, že ho môžete použiť. Otvorte Hlavné generátor projekt a pozrieť sa pod "Matematické funkcie". http://www.xilinx.com/xlnx/xebiz/designResources/ip_product_details.jsp?key=FLOATING_PT Alebo môžete redesign vášho algoritmus použiť celočíselné aritmetiky. Výsledky budú oveľa menšie, a možno rýchlejšie ako s použitím jadra s plávajúcou desatinnou čiarkou.
 
Možno si môžete vyskúšať pomocou pevných aritmetika bodu. Ak máte naozaj záujem Hardware Arithemetic obvodov dovoľte mi, aby som vás nasmeruje ku knihe s názvom "Syntéza aritmetické obvodov - FPGA, ASIC a vstavané systémy", to je sakramentsky komplexné kniha o hardware vysoký výpočtový, ja som uprostred dokončenie, a som naozaj páči.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top