Ako implementovať asyn ram v Xilinx?

[netghost]

Ako môžem uskutočniť asyn ram v Xilinx?
Má Xilinx len syn ram?

 

[RX300]

netghost Napísal:

Ako môžem uskutočniť asyn ram v Xilinx?

Má Xilinx len syn ram?

 

[bubber1974]

Jedinou možnosťou je použitie flip flop
to (tj CLBs)

 

[it_boy]

Ahoj bubber1974
LUTs to myslíš?
Dokonca LUTs poskytujú synchrónnu RAM.I dont think Async RAM môžu byť vytvorené s akoukoľvek časť z CLB

 

[maestor]

Sa pozrieť na tieto súbory, ktoré boli umiestnené na chvíľu ago (boli vypustené alebo niečo),

Sú to hovoríš asynchronní FIFOs a môže vám pomôcť.

Pozdravy,

-Maestor
Ospravedlňujeme sa, ale musíte prihlásiť a prezerať túto prílohu

 

[E-goe]

K dispozícii je aplikácia Xilinx upozorniť na webové stránky

h ** p: / / www.xilinx.com/xapp/xapp065.pdf

Check it out

Greetz E-goe

 

[ARAMIS]

prečo nepoužívať CoreGen vyrábať asyn ram?

 

[it_boy]

I dont think existuje možnosť generovať async RAM pomocou Coregen.Áno, asynchronní FIFO možno rozvíjať.

 

[leon]

Asyn-FIFO je iný asyn-RAM.
Asyn-FIFO znamená, že výstupný port možno použiť differnt času než ostatné, ako je vstupné dáta port.
Ale asyn-RAM nepotrebuje žiadne hodiny.

 

[dada]

je potrebné genrated použitím iba CLB `s (combo).
dada

 

[Zerox100]

dada Napísal:

je potrebné genrated použitím iba CLB `s (combo).

dada

 

[it_boy]

Zerox100 Napísal:dada Napísal:

je potrebné genrated použitím iba CLB `s (combo).

dada

 

[haifengyuyun]

a já vím, coregen môže gén syn ram, tak aj použitie časti syn ram je ok, myslím, že to nie je to, čo kompileru

 

[Al Farouk]

skontrolujte poznámky a aplikácie Xilinx FPGA-Fac stránky

 

[kolos]

Je
to už veľa rokov, pretože som použil async RAM, takže som mohol byť oveľa známky tu, ale nie aby Xilinx distribuované RAM (synch písať / čítať async) vyzerať async RAM jazdiť na čas písať vstupné s vaším write -- umožní signál miesto s hodinami?Já myslím, aj async ram potrebuje prípade povedať, že na aktualizáciu obsahu ram s hodnotou na vstupe autobusu - v Xilinx distribuované ram by to byť stúpajúcu hranou hodiny s kvalifikovaným napísať umožní signál.Tak práve pre kravatu Xilinx write-umožňujú vysoké a spustiť "async"
write umožniť vstup do hodiny.Tu môže byť set-hore a držte načasovanie otázky vzťahujúce sa k tejto nee, ktoré boli považované za ...

J