Ahoj všetkým, pochybnosti o tom, Verilog úlohu

[VLSImaniac]

Ahoj, môže mi niekto povedať, prečo by sme nemali modelu synchrónneho logiku úlohu?

 

[omkar]

Ahoj, môže úlohu vyvolať iba v rámci konania bloku, čo znamená pre syntézu sekvenčné začne-end block.A začať na konci bloku môže byť vo vnútri stále vyhlásenie, ktoré musí obsahovať posedge alebo negedge postaviť v citlivosti zozname, Aby modelu synchrónneho stroja logic.Since syntéze nemôže suport vnorené hranou spúšťané konštrukcií, je úloha nemožno použiť na logike modelu Sync. (niekde čítal, tak ma opravte, či sa mýlim)