A
Aoxomox
Guest
Ahoj, ja som návrh DSP s ADSP-21161N. Napadlo ma pripojenie 8ns SRAM k externej dátovej port. Vstupné hodiny by mal byť 50 MHz a frekvenciu jadra bude generovaný PLL s faktorom x2 -> 100MHz. Potom som sa pozrieť na časové požiadavky DSP zistil, že moja konfigurácia je maximálna 5.5ns čas "adresa vybrať odkladu údaje platné" tDAD a to len pre 3.25ns "/ RD nízka údaje platné." Druhýkrát je možné s mojím čip, ale prvýkrát nie je nikdy možné. Nechápem, prečo musím nájsť (5ns) 200MHz RAM pre 50MHz prevádzku asynchron s SHARC. Môže niekto pomôcť? Ďakujem vám všetkým, aOxOmOx