9,6 kHz od 27 alebo 33 MHz

A

aajizattari

Guest
Ahoj všetkým, musím mať k 9,6 hodiny od 27 MHz v FPGA, ale len blíži a chyby erraneous aanyone má nejaké riešenie?
 
Myslím, že máte na mysli, že 27MHz/9600 = 2812,5, takže nemôžete použiť jednoduchý pult dostať presný pomer strán. Ak váš výkon 9600 musí mať nízky jitter, môžete zdvojnásobiť 27 MHz pomocou DLL alebo PLL alebo čo majú svoje FPGA poskytuje, a potom sa rozdelí 54 MHz do 5625. Iný prístup - ak vám nevadí, že niektoré skreslenie na výstupe 9600, môžete vytvoriť počítadlo, ktoré rozdelia 27 MHz do 5625, a výstupy dva impulzy počas toho času. Výstupom je priemerná frekvencia bude presne 9600 Hz, ale výstup období by sa pohyboval medzi 2812 a 2813 cyklov.
 
9.6KHZ, hmmm, to znie ako hodiny pre UART pre nastavenie prenosovej rýchlosti. Ak áno, prosím, uvedomte si, že jednoducho vydelí 2812 sa dostanete dosť blízko. Nemusíte sa trafiť presne prenosovú rýchlosť UART pracovať správne. Nastavenie prenosovej rýchlosti, je častým problémom u procesorov. Verím, že pravidlo je dostať prenosovú rýchlosť v rozmedzí 2% pre spoľahlivú prevádzku. Ak robíte UART a nekomunikuje, zachytiť vysielanie niekoľkých bytov na rozsahu. Medzi najčastejšie problémy patrí zabudol invertovať vstupy a výstupy a nesprávne polarity zastaviť a spustiť.
 
Napríklad, 5 MHz - možné> 2MHz byť realizované takto:
 
Ale toto riešenie vyžaduje samostatné synchrónny logiku prevádzky na oboch okrajoch hodiny a asynchrónne logiky kombinovať výstupný signál. Hodiny pracovný cyklus odchyľujúce sa od 50% spôsobí ďalšie výstupné jitter.
 
Je to príliš jednoduché. stačí len rozdeliť 27MHz do 2812,5. stačí len rozdeliť 33MHz do 3437,5. Mám radšej rozdeliť do 27MHz 2812,5. Je to príliš jednoduché. Ak nemôžete. Ja vám pomôže!
 
Ak máte 27MHz a používať divider_by_1.5 modul. budete mať 18 MHz. 18000000/9600 = 1875, potom by ste mali vytvoriť predel od 1875 pultu. a budete si 9.6KHz signál. Je to veľmi jednoduché!
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top