8bit plnej vlastnej pamäte design

[kevin Park]

Pred navrhovaní 512K pamäte design, mám problém pri návrhu 8bit pamäť.
Ja robím s rozložením Cadence Virtuoso.Robil som rozloženie 1bit bunky prvý.A urobil 2bit bunka s 2 inštancie 1bit buniek, 4bitcell s 2 2bitcell a 8bitcell s 2 4bitcell.
Napokon, robí LVS kalibru (hierarchia), som mal problém.To je to, že niektoré tranzistora v 1bitcell je disapeared a presťahoval sa do 8bitcell (pohľad zhora).
Existuje nejaký dôvod, tranzistor v dolnej úrovni prejsť na najvyššej úrovni hierarchie?

A v hierarchii dizajnu je to v poriadku, aby pretínala medzi dvoma instance?

 

[YESH_23]

ráže nie je účinná, že ukazujú chyby.

je efektívna pri chytanie chýb

napríklad ak u krátky signál VDD sa bude zobrazovať ako chybu siete pripojený na VDD sa mýli

nebude zobrazovať, ale čisté skratom VDD ltself ako chybu

i think u got to

tak krížová kontrola ur layout dôkladneAdded po 3 minútach:a opierať sa pritom rozloženie týchto pamäťových buniek a všetky jeho lepšie využitie virtus xl

bcz svojom schémy riadeného layout editor, ktorý zjednodušuje prácu

virtus nie že by nemal byť používaný

záleží .....