3D-Port Array (prírodné rozmedzie <>)

[vollbr0t]

Dobrý deň, chcel by som vytvoriť modul (A) s 3D-pole port. Ak chcete vytvoriť pole-port musím použiť packge deklarovať typ poľa. Robím to takto: TYPE test_type je array (prirodzeného výskytu, prirodzeného výskytu, prirodzený rozsah) std_logic, musím použiť "prirodzeného areálu" pre všetky tri rozmery, pretože portwidth závisí na generiká odovzdaný: osoba je všeobecný (gen_1: prírodná: = 5, gen_2: prírodná: = 6, gen_3: prírodná: = 7), port (matice: IN test_type (gen_1 downto 0, gen_2 downto 0, gen_3 downto 0)); simulácia funguje dobre s touto , ale v syntéze mi "Matrix nie je zatiaľ podporovaný" na 3D-Port-Line. Vzhľadom k požadovanej "prirodzeného výskytu" Nemôžem použiť podtyp pre vyhlásenia v balení a zloženie generík na balík nemožno použiť prírodné areál rozšírenia nie je možné. Máte nejakú predstavu, ako to syenthesis? S pozdravom, Jan

 

[TrickyDicky]

Jediná odpoveď je použiť iný synthesisor. viacrozmerné pole sa nepoužívajú príliš často a niektoré synthesisors nemusia podporovať. Prečo synthesisor a akú verziu používate? Ale moja otázka je, prečo ste urobili 3D matice std_logic? Prečo ste havent 2D maticu std_logic_vector?

 

[vollbr0t]

Ja nemyslím, že by jeho možné vyhlásiť niečo ako: TYPE test_type je array (prirodzeného výskytu, prirodzený rozsah) std_logic_vector (prírodné rad), * úpravy som pomocou ISE 13,2

 

[TrickyDicky]

1. musíte nastaviť dĺžku std_logic_vector, keď vyhlásil, takže to by malo byť: Typ test_type je array (prirodzeného výskytu, prirodzený rozsah) std_logic_vector (7 downto 0), ak nájdete VHDL 2008 kompatibilný synthesisor, , kde si môžete nechať std_logic_vector ako prirodzeného výskytu. Ja by som sa vyhli deklarovaní pole std_logic - to je život trochu nepríjemné. 2. I dont použitie ISE, ale viem, že Quartus (Alter), by pravdepodobne podporovať. Xilinx je známe, že je trochu pomalý dohnať ostatné!

 

[vollbr0t]

ale to je problém: všetky tri dimenzie musia byť obyčajný!

 

[permute]

Možno budete musieť urobiť soft-typu. napr: std_logic_vector (M * N * P-1 downto 0), a potom vykonať indexovanie, aby sa určité položky.