Špendlíky, ktoré fungujú ako vstupy aj výstupy

[aeneas81]

Vážení,
môže mi niekto prosím, naučiť, ako vytvoriť pinov, ktoré možno použiť ako vstupné pin, rovnako ako výstup pin (vo VHDL)?Ja som sa snažil pomocou:
twowayPin: InOut std_logic_vector (63 downto 0);

ale kedykoľvek já už to mám zostaviť follwing varovanie:
Upozornenie: TRI alebo OPNDRN nárazníky trvalo povolené

a pôvodný signál sa stala ZZZZZZZZZZZ
ak sa pokúsim simulovať vstup dát, dá varovný signál tvrdenie, že sa stane ..

pls help pls help ...mockrát děkuji

 

[cube007]

Hello aeneas81,

pozrite sa na nasledujúci kód:

ENTITY bidirektional IS
PORT (en_ab, en_ba: V std_ulogic;
dbus_a: InOut std_logic_vector (7 downto 0);
dbus_b: InOut std_logic_vector (7 downto 0));
END bidirektional;
ARCHITEKTÚRA správať O bidirektional IS
BEGIN
bidir_module: PROCESS (en_ab, en_ba, dbus_a, dbus_b)
BEGIN
- Zápisnica z prístavu do prístavu b
IF (en_ab = '1 'AND en_ba = '0') THEN
dbus_b <= dbus_a;
dbus_a <= (others => 'Z');
- Zápisnica z prístavu do prístavu b
Elsif (en_ab = '0 'AND en_ba = '1') THEN
dbus_a <= dbus_b;
dbus_b <= (others => 'Z');
- Tristate port a b
Elsif (en_ab = '0 'AND en_ba = '0') THEN
dbus_a <= (others => 'Z');
dbus_b <= (others => 'Z');
- Obidva porty sú povolené
ELSE
dbus_a <= dbus_b;
dbus_b <= dbus_a;
ASSERT nepravdivé správy
"Obaja tristate vyrovnávacej pamäte sú povolené!"Severity NOTE;
END IF;
END PROCES bidir_module;
END správať;Dovidenia,
cube007

 

[aeneas81]

vďaka kámo, zkusím na kód.Mimochodom, čo je std_ulogic typ?

 

[aeneas81]

Som našiel odpoveď sám.Díky moc!Std_ulogic Typ
Tento typ je používaný reprezentovať hodnoty digitálneho signálu v drôtu.Pre všeobecné použitie, pravdepodobne budete chcieť std_logic miesto.Signálu alebo premenná tohto typu môže nadobúdať tieto hodnoty:

'U': inicializuje.Tento signál bol zatiaľ neurčená.
'X': neznáma.Možné určiť túto hodnotu / výsledok.
'0 ': Logika 0
'1 ': Logika 1
'Z': Vysoká impedancia
'W': Slabý signál, nemožno povedať, či by mala byť 0 alebo 1.
'L': Slabý signál, ktorý by mal asi ísť do 0
'H': Slabý signál, ktorý by mal asi ísť do 1
'-': Nechcem starostlivosti.
Základné VHDL logické operácie sú definované v tomto typu: AND, NAND, alebo, ani, xor, xnor, nie.Môžu byť použité ako stavaný z-do operácie na kúsky.

 

[aeneas81]

kocka, u naozaj made my day!Byť vďačný tebe toľko!Nakoniec sa mi podarilo vyriešiť veľký problém s mojím designom.Vďaka!n --- žehnaj

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Úsmev" border="0" />

 

[cube007]

aeneas81 Napísal:

kocka, u naozaj made my day!
Byť vďačný tebe toľko!
Nakoniec sa mi podarilo vyriešiť veľký problém s mojím designom.
Vďaka!
n --- žehnaj
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Úsmev" border="0" />