čo je diffirence? Nesignováno, std_logic_vector, integer

[vvsvv]

v mojom VHDL zdrojovom kóde, já používám std_logic_vector,
i použité proti proti počet PELS, všetky číslo by malo byť kladné číslo, však, tam je nagtive číslo objaví

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Smutný" border="0" />

,

Čo mám robiť?
mám zmeniť dátový typ z std_logic_vector na integer?

-----------------------------------------
Môžem použiť "integer" typ vo svojom vyhlásení prístave?

mockrát děkuji!

 

[Ramesh]

Existuje pretečeniu pri sčítaní?Kontrola.

 

[vvsvv]

čo je význam "overflow"?to znamená, že "std_logic_vector (18 downto 0)" majú max
2 ** 19 = 524288?

však počet mojich pult by mal byť nižší ako 524.288!?

Čo mám robiť?

Ďakujeme vám!

 

[Ramesh]

"Std_logic_vector (18 downto 0)" majú max
(2 ** 19) -1.To je rozsah je 0 až 524.287.You by nemala prekročiť hranice Európskej únie.Môžete tiež použiť UNSIGNED (18 downto 0).

 

[elektroe]

Nie je odporúčame používať integer typu port vyhlásenia.Coz nakoniec nástrojmi na syntézu bude prenášať do std_logic_vector typu brány-úrovni netlist.Používajte len std_logic alebo std_logic_vector na vrchole modulu je doporučené!.