Čo je zlé na kód Verilog?

[corgan]

Chcel by som navrhnúť prvého poriadku IIR filtra s vysokou equeation y [n] = x [n] - x [n-1] + * Y [n-1] som napísal nasledujúci kód Verilog, ale výsledok nie je správne. Môže niekto mi povedať, prečo? vstupné vodiče podpísal [15:0] Xn, výstup reg podpísal [16:0] yn, parameter a = 0,9; reg podpísal [15:0] Xn-1, vodič podpísaný [16:0] diff = Xn-Xn-1 ; Vždy @ (posedge CLK alebo negedge reset) začína if (reset) začína Xn-1

 

[CDRCDR]

Musíte aktualizovať diff = xn-Xn-1 v procese miesto vo vyhlásení.

 

[corgan]

[Quote = CDRCDR] Musíte aktualizovať diff = xn, xn-1 v procese miesto vo vyhlásení. [/Quote] Xn-1 je aktualizovaná každý cyklus. rozdiel je aktualizovaná každý cyklus tiež. Nie je nutné, aby rozdiel v bloku vždy.