Čo je Verilog a kde sa používa?

Verilog je hardvérové popisný jazyk. Umožňuje digitálny logické obvody, ktoré je opísané v jazyku vysokej úrovne ako v jednotlivých logická hradla. Syntax Verilog je veľmi podobný programovací jazyk C, čo umožňuje ľahké sa naučiť. Pôvodne bol Verilog proprietárne jazyk skôr ako otvorený štandard. VHDL bol vždy otvorený štandard, a tak býval častejšie pre fanúšikov a begineers. VHDL a Verilog to v podstate to isté, sú to len rôzne jazyky.
 
Verilog a VHDL je hardwarový popis jazyk použiť pre EDA môžete písať kód Verilog a syntézy brány na úrovni
 
[Quote = mkiani] Čo je Verilog, a kde je aplikácia? [/Quote] Podľa môjho poznania, Verilog je druh "Jazyk Hardware Popis". Pri návrhu číslicových obvodov, možno popísať na okruhu v jazyku Verilog.
 
Ahoj, to jeho jus ako každý programovací jazyk, ako je napríklad C, ale bol zamýšľal vytvoriť schému IC
 
Verilog je HDL (Hardware Description Language). To je používané popisovať digitálny logické obvody. Po kód Verilog je napísané, to je simulovaná, aby bola zaistená funkčnosť a potom je syntetizovaný na logická hradla. Táto logická hradla sú potom umiestnené na integrovanom obvode, prevádzkové a funkčné givng čo už bolo popísané v kódexe Verilog napísané skôr. To je vysvetlenie veľmi jednoduché podmienky:)
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top