I
irun2
Guest
Táto otázka sa zdá byť hlúpy, ale ja naozaj potreba objasniť. Ja to chápem tak, že môžeme používať EDA nástroje, ako je Verilog-XL robiť bráne úrovni simulácie s post-layout, alebo netlist, že po DC syntéza. Ale môj kolega mi povedal, že to nie je brána na úrovni simulácie, čo musím urobiť, simulácia AMS (pomocou netlist vytvoriť symbol potom nastaviť schéma obvodu pre simuláciu), ako prechodových javov.