Čo je problém s týmto kódom / / /

[appu1985]

 modul OUT2 (j, w, y, xi, PSW, g, W1), vstup [07:00] j, vstup [15:0] y, vstup [07:00] xi, vstup [23:0 ] W, príkon [23:0] PSW, vodiče [15:0] d; vodiča [23:0] z; vodiča [23:0] temp; vodiča [23:0] temp1, vodiče [15:0] y2 , reg [07:00] K, výstup [23:0] g, výstup [23:0] W1, číslo I, prvý začne temp1 = 0, koniec priradiť k = j; for (i = 1; i

 

[echo47]

Verilog je jazyk pre popis hardware, a to následným programovacím jazykom. Môžete to urobiť súčtu produktov v "pre" slučky. Váš modul ani nemá čas. Hľadať návody alebo príklady digitálneho spracovania signálu v Verilog. Súčtu produktov je bežné operácie v DSP.

 

[rberek]

Chcete tento kód zlúčiť do hardware? Ak áno, ako už bolo uvedené, budete musieť urobiť niečo diametrálne odlišné, pretože to nie je synthesizeable. Ak chcete, aby sa správanie kódu, potom sa budete musieť dať na slučku v jednej alebo vždy prvý blok. priradiť vyhlásenie musí byť mimo prvej alebo vždy bloku. rb