Čo je potom záležitosť s mojím testbench kód?

[zpmanr]

proces (data_en2_to_assemble)
začať
Ak rising_edge (data_en2_to_assemble), potom
čakať na 5 * obdobie;
DataBuff_empty_flag (3) <= '0 ';
čakať na 100 * obdobie;
DataBuff_empty_flag (3) <= '1 ';
end if;
end process;

Keď som sa použiť ModelSim na SIM, je vždy chyba.
Chcem vedieť, ako tento problém vyriešiť, alebo, ako optimalizovať tejto časti kódu.
Vďaka.

 

[nand_gates]

Jeho jednoduchý!
Ak používate čakať vyhlásenie rámci procesu, potom tento proces by nemal
majú citlivosť zoznam ur zmeniť kód takto to bude fungovať

Kód:

Proces

začať

počkajte, až data_en2_to_assemble;

čakať na 5 * obdobie;

DataBuff_empty_flag (3) <= '0 ';

čakať na 100 * obdobie;

DataBuff_empty_flag (3) <= '1 ';

end process;

 

[neocool]

Mám jednu otázku tu na iné témy, ale s použitím rovnakého kódu príkladu.
Je to efektívnejšie využitie množenie tu, ak 'doba' je len Celočíselná konštanta (tj 5 * obdobie), alebo súčet doby päťkrát?
Viem, že pre signály, násobenie trvá pomerne veľa miesta na FPGA, ale neviete, ako je to v tomto prípade.
Vďaka

 

[eziggurat]

Nie je to testbench?Nemôžete čakať syntetizovať vyhlásenia.Ak sa chcete znížiť logiku pre násobenie, môžete použiť k posunu a pridať.Pozrite sa na distribuovaných aritmetika.

 

[neocool]

eziggurat Napísal:

Nie je to testbench?
Nemôžete čakať syntetizovať vyhlásenia.
Ak sa chcete znížiť logiku pre násobenie, môžete použiť k posunu a pridať.
Pozrite sa na distribuovaných aritmetika.

 

[eziggurat]

Poznámka, std_logic_arith knižnica nie je štandardná knižnica pre VHDL.Začiarknite toto vlákno do google diskusné skupiny, napríklad http://groups.google.co.uk/groups?hl=en&lr=&client=firefox-a&threadm=10l641nl9jebu1e% 40corp.supernews.com & rnum = 29 & prev = / groups% 3Fq% 3Dstd_logic_arith% 26start% 3D20% 26hl% 3Dcs% 26lr% 3D% 26client% 3Dfirefox-% 26selm% 3D10l641nl9jebu1e% 2540corp.supernews.com% 26rnum% 3D29

Vždy sa môžete pozrieť na www.andraka.com na distribuovaných aritmetika.

 

[neocool]

Díky za skvělý odkaz!

Existujú nejaké iné dobré dosky o VHDL a digitálne design?

Ako ide o množení, som pracoval na filter, ktorý ukladá výsledky do registrov ..tak pravidelný syntéza sa veľa priestoru ..Myslel som, že to bolo kvôli násobenie, ale myslím, že je to hlavne kvôli tomu.Budem sa snažiť využiť skupinovú RAM znížiť priestor.

Koľko priestoru má pravidelné '*' vziať násobenie (tj použitie numeric_std) v porovnaní s niektorými inými rýchlo dostupné násobenie algorythms.Tiež je tu voľný kód pre ne?Andraka.com Zdá sa, že len opis.

Vďaka

 

[eziggurat]

Have you tried tech-www.informatik.uni-hamburg.de/vhdl / alebo www.stefanvhdl.com/.

Skúste napísať do google.

Pre násobenie, nemám vlastne vedieť, že používanie, ale zvyčajne závisí na syntézu nástroje / FPGA a tiež veľkosť vstupov, ktorý používate.

Som si istý, môžete zistiť, že sa zadaním do google znova.K dispozícii je tiež dobrá kniha v mcufileman na SAD pomocou FPGA, ale budete musieť hľadať Edaboard za to.