Úroveň problém pre pripojenie 2,5 LVCMOS na ADC s min (VIH) = 2,4

[Hadi-Alik]

Ahoj všetkým, mám otázku ohľadom pripojenia môjho Virtex5 FPGA mojej doske ADC. Vlastne moja Avnet FPGA doska piny majú 2,5 V LVCMOS výstupy, zatiaľ čo ja by som poslať Clk a Cs signál do môjho Boada ADC (pomocou AD1402), ktorý hovorí, že minimálna VIH (vysokej úrovni vstupného napätia) je 2,4 voltu. Myslíte si, že som sa stretnúť s určitými problémami pri čítaní dát z neho? Cheers Hady

 

[erikl]

[Quote = Hady, Alik, 846909] ... Myslíte si, že som sa stretnúť s určitými problémami pri čítaní dát z neho? [/QUOTE] Typicky: nie. Ale ak máte strach, že FPGA doske napájania by sa sponou, môžete ešte stráviť pull-up rezistory.

 

[Hadi-Alik]

Ako je to s hlukom a rušením? Môj FPGA je 50 cm od ADC a CLK a SK sú poslať cez plochý kábel?

 

[dick_freebird]

Tam sú na úrovni radiacej časti v 74xxx rodine. Môžu mať zlú TPLH / TPHL symetriu. Možno niečo ako skutočný vodič diferenciálnej linky, s trochou napätia zisk (povedzme A = 2), je to, čo chcete. Ak váš hodiny pod 1GHz aktuálnej spätnej väzby zosilňovača by pravdepodobne visieť s ním, tam sú niektoré z nich docela športové vonku. Teraz nevidím dôvod, prečo musí byť ADC časovanie FPGA okrem jednoduchosti. Možno by ste sa lepšie dosahovať ADC s tým, čo chce, a nechať zobraziť obrázok FPGA tejto hodiny. To je pomerne dlhý kábel, aké dáta rate si myslíte, že môžete hádzať po nej sa (zrejme) logických vodičov CMOS?