| Autor | Správy |
|---|
Pratibha md
Som Užívateľ: 01 Mar 2007
Príspevky: 221
Pomohol: 148
|  17 marec 2009 12:50 Synchronizáciu alebo async design? | | |
|
| Je synchrónny alebo asynchrónny design prednosť?
Plz zdôvodniť. Asynchrónne dizajn je zvyčajne infered do západky v prevedení FPGA pri synchronizácia design by flop.
Tak, ktorý je lepšiu predstavu o návrhu? |
|
| Späť na začiatok | |
 |
khamitkar.ravikant
Som Užívateľ: 15 júl 2008
Príspevky: 228
Pomohol: 114
Miesto: Česká republika
| 17 marec 2009 13:37 Synchronizáciu alebo async design? | | |
|
| Je vždy lepšie mať synchronizácia. dizajn ako Flip Flop produkcie v danom okamihu sú predvídateľné a udalosti vyskytujú na hodiny udalosti tak, že je vždy lepšie použiť synchronizáciu. design.
Ak u ísť na async. design potom výkon FPGA si u hamperd a nebude dosiahnuť čo najlepšie výsledky.
Ak u potreba až k šek rovnaká, aj Xilinx poskytuje rovnaké varovanie pri používaní jazyka u šablón.
u môžu obrátiť na Xilinx ISE na Úpravy -> jazykové šablóny -> VHDL -> syntéza konštrukcie -> kódovanie príklad -> a potom môžete zistiť u niektorých z príkladov, ktoré je synchronizácia. alebo async.
Xilinx dám upozornenie na async. vzorov.
či. |
|
| Späť na začiatok | |
|
Google
AdSense
| 17 marec 2009 13:37 Reklamy | | |
|
|
|
|
| Späť na začiatok | |
|
Pratibha md
Som Užívateľ: 01 Mar 2007
Príspevky: 221
Pomohol: 148
| 18 marca 2009 5:25 Re: Sync alebo async design? | | |
|
| Po prvé by som chcel poďakovať za odpoveď.
Snažil som sa async D Flip Flop v ISE. Ale ja nedostal žiadne varovanie. I am using ISE 9.1
Môžete mi plz navrhnúť, ako sa môžem dozvedieť Časová analýza v dizajne koniec frontu? Mám na mysli všetky nástroje, skúšobné verzie? |
|
| Späť na začiatok | |
|
radix
Som Užívateľ: 23 júl 2002
Príspevky: 157
Pomohol: 5
| 18 marec 2009 20:11 Re: Sync alebo async design? | | |
|
| Pratibha md,
Čo je asynchrónny flip-flop vo VHDL / Verilog?
Flip-flop, čo vlastne robí dizajn synchrónny, pretože je taktovaný prvok. Iných digitálnych obvodov, ako sú AND, OR, XOR, a muxes sú asynchrónne zariadenie, ale obvody a čítače zmien na okrajoch hodín a zachytenie stavu ostatných async zariadení.
Možno budete chcieť vyzdvihnúť knihu o digitálne návrhové dostať familar s niektorými pojmami. Skutočne asynchrónne design by mal byť ešte nižší výkon alternatívu k synchronizáciu design, pretože nemáte voľný beh hodiny.
Najviac vzorov v FPGA / ASIC sú synchronizácia vzorov. Alebo aspoň sa snaží byť! 
Radix |
|
| Späť na začiatok | |
|
