synchrónny a asynchrónny

EDAboard.com Obsah fóra -> PLD, SPLD, GAL, CPLD, FPGA Design -> synchrónne a asynchrónne

Autor

Správy

s_vlsi

Som Užívateľ: 16. mája 2006
Príspevky: 21

26. mája 2006 13:56 synchronous and asynchronous

môže mi niekto povedať, rozdiel medzi synchrónny a aynsynchronous reset s Verilog kódu?
reset, ktoré by sme mali ísť? Otázka

Thanks & Regards

Späť na začiatok

sree205

Som Užívateľ: 13 marec 2006
Príspevky: 421
Pomohol: 30

27.května 2006 8:40 synchrónny a asynchrónny

prečo sa pri čítaní knihy o resetuje Clifford Cummings? tento odkaz je na papier obnoví, bude to pomôže pochopenie.

http://www.sunburst-design.com/papers/

Späť na začiatok

louisnells

Som Užívateľ: 08 môže 2006
Príspevky: 212
Pomohol: 13

27.května 2006 13:27 Re: synchrónny a asynchrónny

V synchrónnym jeden reset sa deje len vtedy, keď hodiny sú aktívne (či už ide o , alebo ide-v pulzu). tj: máte dať reset signál, kým vzorky hodiny hrany.
Ale v asynchrónne reset reset sa stane okamžite.

Späť na začiatok

zainmirza

Som Užívateľ: 24 december 2005
Príspevky: 134
Pomohol: 32
Poloha: Islamabad

27.května 2006 19:11 synchrónny a asynchrónny

plz aj písať Abt prenosu, tj synchrónne a asynchrónne Transmission.

Späť na začiatok

louisnells

Som Užívateľ: 08 môže 2006
Príspevky: 212
Pomohol: 13

27.května 2006 19:30 Re: synchrónny a asynchrónny

Ak je prenos synchrounous tam budú nejaké referenčný signál (hodiny), čo rovesníkmi zapojené do komunikačného kroku v súzvuku. Pripojenie z ICSP programátor PIC LC je synchrónny, pretože tam je odkaz hodiny v ICSP.
V asynchrónny prenos tam nebude také Refernce signál. Napríklad RS232 bez hodinového signálu na-all.

zainmirza Napísal:

plz aj písať Abt prenosu, tj synchrónne a asynchrónne Transmission.

Späť na začiatok

dsocer

Som Užívateľ: 04 Apr 2006
Príspevky: 11

29.května 2006 4:45 Re: synchrónny a asynchrónny

synchrónny: Vždy @ (posedge CLK)
začať
if (rst == 0) ......
else ..............
koniec

asynchrónne: Vždy @ (posedge CLK alebo negedge rst)

Myslím, že je lepšie, synchrónne vo väčšine aplikácií.

Späť na začiatok

sree205

Som Užívateľ: 13 marec 2006
Príspevky: 421
Pomohol: 30

30.května 2006 12:36 synchrónny a asynchrónny

Zapouzdřit dostať asynchrónny vstup, spôsob, ako to synchronizovať bez metastabilita dvojnásobnej flop asynchrónny vstup a výstup pre použitie druhého flop v designe.

Rovnaká metóda platí aj pre prechádzajúce signál z jednej domény do druhej hodiny.

Späť na začiatok

shankarmit

Som Užívateľ: 22 jún 2005
Príspevky: 188
Pomohol: 8
Miesto: Česká republika

30.května 2006 14:13 Re: synchrónny a asynchrónny

Asynchornous reset je bez ohľadu na hodiny a reset bude fungovať ..

použitie, ak reset = 1 potom ..

elsif (vždycky (at) hodiny) ..

V synchrónny reset .. iba v prípade, hodiny, je aktívny (postive alebo negatívne) .. a reset bude konať

if (alwy (at) clocl)
if (reset) ..

ľúto, nie som dobrý v Verilog .. u písať týmto spôsobom ..

Pozdravy
Shankar

Späť na začiatok

eelinker

Som Užívateľ: 12 február 2006
Príspevky: 571
Pomohol: 12
Poloha: PERSIA

21 júla 2006 6:31 synchrónny aj asynchrónny

V mene ---
odchýlky sú:
1) asynchrónne nemá čas a na bránach meškanie ako flip-flop.
2) asynchrónne nie je podporovaná nástrojmi CAD, tak to nie je múdre navrhnúť asynchrónne.
3) Pre viac informácií o asynchrónneho návrhu odkazujú na ASCnotes.pdf na webe.
pozdravy

Späť na začiatok

vcnvcc

Som Užívateľ: 21 júl 2006
Príspevky: 88
Pomohol: 1

21 júla 2006 9:21 Re: synchrónny a asynchrónny

ABT niekoľko bodov reset synch. a Async

1. Asynchrónne reset je rýchly, v porovnaní s synchronizovať, trvá menej hardware, trvá menej energie, ale
šance sú tu pre načasovanie porušenia pre reset Async.

Späť na začiatok

bansalr

Som Užívateľ: 22 december 2005
Príspevky: 158
Pomohol: 13

21.července 2006 10:19 Re: synchrónny a asynchrónny

Plz choďte na odkaz nižšie mať viac diskusie o async vs synchronizácia

http://www.deepchip.com/items/0396-01.html

Späť na začiatok

Google
AdSense
Google AdSense

21.července 2006 10:19 Reklamy

Späť na začiatok

kaustubhkhole

Som Užívateľ: 21 január 2006
Príspevky: 102

23.júla 2006 18:34 synchrónny a asynchrónny

Hodiny a hodiny, bez!
je to najjednoduchšie def .....

Späť na začiatok

Haytham

Som Užívateľ: 06 Jun 2004
Príspevky: 225
Pomohol: 14
Poloha: Egypt

23.júla 2006 21:53 Re: synchrónny a asynchrónny

Nazdar
Synchrónny reset znamená vzorka reset s hodinami hrany (jeden alebo pos neg)
Kým Asynchrónne reset reset znamená, keď niekedy reset podmienkou je aktívna.
Dôležitou otázkou pre asynchrounous resetu je, že by mal e synchrnously odstránené z modulu nastavenia vstupných a toto je považované za problém, pre systémovú integráciu.

nasledujúce Verilog je správna

Citácia:

synchrónny: Vždy @ (posedge CLK)
begin
if (rst == 0) ......
else ..............
koniec

asynchrónne: Vždy @ (posedge CLK alebo negedge rst)

Pre digitálny dizajn IC, vždy použite asynchrnous reset

Pre synchrónny prenos znamená, že hodinový signál sa prenáša s údajmi pri asynchrónne jedným z prostriedkov, žiadne info hodiny vôbec.

V asynchrnous prevodovka, hodiny re-FOM extrahuje dáta pomocou CDR obvodu (clock-data recovery) a potom dát je synchronizovaný s hodinami prijímače domény s použitím 2 FF je prinajmenšom

Vďaka

Späť na začiatok